技能要求:
C語言,VHDL,Verilog,模擬電路設(shè)計(jì),嵌入式,數(shù)字信號(hào)處理
崗位職責(zé):
1、按照要求對(duì)FPGA軟件進(jìn)行編碼規(guī)則檢查,代碼審查,功能仿真,時(shí)序仿真,靜態(tài)時(shí)序分析等;
2、進(jìn)行測(cè)試需求分析與設(shè)計(jì);
3、編寫測(cè)試激勵(lì),搭建仿真測(cè)試環(huán)境;
4、測(cè)試執(zhí)行,發(fā)現(xiàn)軟件缺陷并提交測(cè)試問題報(bào)告;
5、進(jìn)行測(cè)試總結(jié),編寫軟件測(cè)試報(bào)告。
任職條件:
1.碩士及以上學(xué)歷,集成電路/電子/通訊/計(jì)算機(jī)/自動(dòng)化控制相關(guān)專業(yè),具有FPGA開發(fā)或驗(yàn)證經(jīng)驗(yàn)優(yōu)先;
2.深入理解基于FPGA技術(shù)產(chǎn)品生命周期及開發(fā)流程,熟練掌握VHDL/Verilog?HDL語言的RTL編碼、邏輯綜合和靜態(tài)時(shí)序分析等技能;
3.了解常用通信等協(xié)議以及校驗(yàn)算法;
4.具有良好的發(fā)現(xiàn)問題和解決問題的能力,文檔書寫能力;
5.具有良好的溝通能力,團(tuán)隊(duì)協(xié)作能力,對(duì)待事情認(rèn)真負(fù)責(zé)專注。
工作地點(diǎn):南京航空航天大學(xué)將軍路校區(qū)
FPGA驗(yàn)證工程師屬專職科研人員,實(shí)行年薪制,社會(huì)保險(xiǎn)、住房公積金和各類住房津貼、補(bǔ)貼均包含在年薪中,周末雙休(彈性工作)、法定假期、節(jié)日福利、績效獎(jiǎng)金、帶薪年假、專業(yè)培訓(xùn)、定期體檢等。