崗位職責：
????1）主要完成公司相關產品信號處理部分的需求分析,方案設計;
??2）信號處理硬件原理圖設計、指導PCB設計;
??3）完成信號處理的matlab仿真(如波形產生),并移植到FPGA實現(xiàn),完成整個產品的設計;
??4）協(xié)同相關設計師,對相關功能單元或模塊進行測試、驗證;
??5）按流程完成相應技術文件的歸檔;
??6）領導安排的其它工作。
任職要求：
1)本科及以上學歷，通信工程、數(shù)字信號處理類相關專業(yè)畢業(yè)，2年數(shù)字信號處理設計經驗,熟悉數(shù)字信號處理的常用算法;
2)精通Verilog/VHDL語言，熟練運用Vivado/ISE、modelsim等工具進行FPGA開發(fā);熟練應用Matlab進行相關過程的算法仿真、數(shù)據(jù)分析;
3)熟練使用Orcad、Altium?Designer等工具設計高速數(shù)字電路原理圖并指導PCB設計;
4)熟悉Xilinx、Quartus主流器件，熟悉DDR3，RapidIO，PCIE等高速接口，精通高速AD\DA等JESD204B高速接口器件的應用;
5)熟悉常見TCP/IP、SPI、UART、I2C等通信協(xié)議，具有獨立開發(fā)、調試能力;
6)具有數(shù)字基帶信號處理的項目經驗優(yōu)先;
????????????????????????7)思路嚴謹、具有良好的責任心,工作踏實,能承受一定的工作壓力。
福利：
1、良好辦公環(huán)境；
2、繳納五險一金；
3、入職當天簽訂勞動合同+入職體檢報銷；
4、餐補+保密津貼+全勤獎+季度績效獎金；
5、享受雙休+帶薪年假+法定節(jié)假日+女員工三八節(jié)假日；
6、公司級員工旅游或拓展；
7、節(jié)日禮品+健康體檢。
工作時間：周一到周五，9:00-18:00
工作地址：成都市武侯區(qū)武興四路166號西部智谷D區(qū)7棟2單元1-3層