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崗位職責(zé)：
1.?開(kāi)發(fā)與維護(hù)?FPGA?平臺(tái)，包括：
1)?器件選型
2)?Pin腳定義
3)?RTL?開(kāi)發(fā)實(shí)現(xiàn)與驗(yàn)證
4)?時(shí)序約束，分析及優(yōu)化
5)?與硬件工程師一起進(jìn)行平臺(tái)調(diào)試負(fù)責(zé)測(cè)試平臺(tái)軟硬件的搭建及實(shí)施
任職要求：
1.?大學(xué)本科電子電氣工程類以上學(xué)歷，至少一年?FPGA?或數(shù)字前端設(shè)計(jì)相關(guān)經(jīng)驗(yàn)；
2.?熟悉verilog?或?systemverilog?設(shè)計(jì)語(yǔ)言；
3.?熟練使用?Modelsim,?Questasim,?VCS?和?IUS?中的一種工具進(jìn)行仿真驗(yàn)證；
4.?熟練使用?Xilinx?ISE/Vivado?工具或者?Altera?Quartus?工具；
5.?熟悉?perl/pyhton/shell優(yōu)先；
6.?熟悉?UVM?優(yōu)先。
JOB?DESCRIPTION:
1.?Building?and?maintain?the?FPGA?platform,?including
1)?Device?selection
2)?Pin?assignment
3)?RTL?implementation?and?verification
4)?Timing?constrain,?analysis?and?improvement
5)?Debug?with?hardware?design?engineer
QUALIFICATION:
1.?BSEE,?more?than?1?year's?FPGA?design?or?digital?frontend?design?experience.
2.?Familiar?with?verilog/systemverilog
3.?Familiar?with?simulation?with?ModelSim/Questasim/VCS/IUS
4.?Familiar?with?Xilinx?ISE/Vivado?or?Altera?Quartus
5.?Familiar?with?perl/python/shell?is?a?plus
6.?Familiar?with?UVM?is?a?plus.
附注：
#?公司提供具有競(jìng)爭(zhēng)力的薪酬；對(duì)優(yōu)秀員工提供一定形式的股權(quán)激勵(lì)。
#?公司提供員工宿舍，位于古美地區(qū)居民小區(qū)，精裝修房；交通便利，離地鐵12號(hào)線站5分鐘。
#?公司距離地鐵九號(hào)線漕河涇站只有300米左右。